系統(tǒng)配置:

★  下載模塊：

◆USB-Blaster JTAG編程下載器;

◆ByteBlasterMV編程下載器,能對不同公司的FPGA/CPLD和51單片機在線編程;

★   電源模塊：

◆內置電源，含標準+/-12V、5V、3.3V、2.5V，1.5V混合工作電壓功率輸出電路模塊；

◆過載保護開關電源；

★  顯示、接口模塊：

◆LED、數(shù)碼管、揚聲器；

◆10鍵，可輸入最高達32位二進制數(shù)；

◆含12個可重配置實驗電平開關；2個其他用途鍵；

◆含掃描的智能譯碼電路模塊，直通非譯碼、BCD譯碼、16進制譯碼；

◆7寸800X480數(shù)字TFT彩色液晶屏；

◆20X4字符液晶,4*4矩陣鍵盤；

◆步進電機，能進行步進細分控制實驗；

◆直流電機，含閉環(huán)轉速控制系統(tǒng)，光電脈沖計數(shù)，提供光電脈沖硬件消抖動設計；

◆數(shù)字溫度測控模塊；

◆完成圖象或文字顯示功能的VGA接口；

◆標準PS/2鼠標接口和PS/2鍵盤接口各1個；

◆RS232串行接口（有演示實例可證實此功能）；

◆CPLD3032接口模塊；

★     數(shù)模器件及存儲器模塊

◆含A/D和D/A器件及其接口；

◆含D/A與LM311構成的FPGA可控A/D設計項目模塊；

◆供DDS函數(shù)發(fā)生器用的幅度、偏移調諧模塊；

◆含有源濾波電路，供波形發(fā)生器的設計之用；

★ 擴展模塊：

◆兼容模擬EDA器件含ispPAC器件適配板；

◆可增加DDS函數(shù)發(fā)生器接口；

◆外擴展IO口模塊；

◆CPLD/FPGA萬能接口模塊；

★ 時鐘源模塊：

◆含4組20MHz至1Hz標準頻率寬頻信號源；

★ 其它附件：

◆電源線、UART通信電纜、在系統(tǒng)下載電纜、擴展口連接線。

適配板型號GW3C40A：                              

★ 硬件資源：

◆  FPGA EP3C40Q240，約200萬門規(guī)模；約4萬邏輯宏單元；120萬RAM bit，是FLEX 10K10的2016倍；22對LVDS差分通道；252個9X9bit嵌入式硬件數(shù)字乘法器；4個鎖相環(huán)，可分/倍頻范圍：2kHz-1300MHz；8個差分專用時鐘通道。

◆用于FPGA掉電保護配置器件16M Flash，10萬次重復編程次數(shù)，且可兼作軟核嵌入式系統(tǒng)數(shù)據(jù)存儲器；

★ 接口資源：

◆JTAG、AS下載口；

◆USB接口；

◆PS/2鍵盤、鼠標接口一個；

◆8色VGA口一個；

◆以太網口；

◆EPM3032A CPLD；

◆RS232串口1個；

◆SD卡接口，可接1-2GB Flash；

◆20MHz時鐘源（可倍頻到300MHz）1個；

◆語音采樣口；

◆立體聲輸出口；

◆MIC模擬輸入口；

◆高速時鐘口一個；

◆IO擴展口

◆字符、點陣液晶接口；

◆揚聲器一個。

◆超高速雙通道DAC及ADC板接口；

適配板型號GW_ADDA：                               

★ 硬件資源：

◆180MHz轉換時鐘率雙路超高速10位DAC

◆50MHz單通道超高速8位ADC;

◆300MHz超高速單運放2個;

◆專用時鐘輸入口；

DDS函數(shù)發(fā)生器型號KX-DDSM：                              

★ 硬件資源：

◆180MHz轉換時鐘率單路路超高速10位DAC

◆300MHz超高速單運放1個;

◆Cyclone FPGA 1C3Q144，12萬門

◆掉電保護配置器件1M Flash

◆isp單片機8253；

★ 功能說明：




GW48-PK2/4系統(tǒng)配套的全數(shù)字型DDS函數(shù)信號發(fā)生器模塊含F(xiàn)PGA、單片機、超高速DAC、高速運放等。既可用作全數(shù)字型DDS函數(shù)信號發(fā)生器，同時也可作為EDA/DSP系統(tǒng)及專業(yè)級DDS函數(shù)信號發(fā)生器設計開發(fā)平臺。作為DDS函數(shù)發(fā)生器的功能主要包括：等精度頻率計，全程掃頻信號源（掃速、步進頻寬、掃描方式等可數(shù)控），移相信號發(fā)生，里薩如圖信號發(fā)生，方波/三角波/鋸齒波和任意波形發(fā)生器，以及AM、PM、FM、FSK、ASK、FPK等各類調制信號發(fā)生器。GW48-PK2/4系統(tǒng)上可配有一個功能強大的DDS函數(shù)信號發(fā)生器。此信號發(fā)生器的主模塊，請瀏覽光盤里PPT“實驗系統(tǒng)說明“，PK4插于平臺的左上方圖2：35，PK2可插左上方或有。它必須結合插座45上插的20字X4行字符型液晶和插座47上插的4X4鍵盤，聯(lián)合使用，這是實驗的輔助測試和信號系統(tǒng)。由于此系統(tǒng)設計的操作較多，功能也較豐富。    可重構DDS函數(shù)信號發(fā)生器使用了有別于傳統(tǒng)模擬信號發(fā)生器和普通DDS函數(shù)信號發(fā)生器的更新?lián)Q代理念。盡管普通DDS函數(shù)信號發(fā)生器同樣采用了數(shù)字頻率直接合成技術，有許多模擬信號發(fā)生器無法比擬的優(yōu)點：頻率精度高、無量程限制、信號過度時間極短、波形精度高、不同方式和全程掃描特性好、調整功能強、全數(shù)字化控制、穩(wěn)定可靠等等，但由于采用DDS專用器件，缺乏靈活性，功能受限于專用芯片的即定功能，不僅無法適應用戶許多特定功能的要求，就是不少專用功能也無法實現(xiàn)，從而在不少應用場合使用戶面對許多尷尬局面。這是因為任何一臺功能強大的DDS信號發(fā)生器都不可能總是滿足用戶，特別是通信系統(tǒng)或一些電子系統(tǒng)設計領域的用戶的需求，如一些特定編碼方式或調制方式的信號發(fā)生功能和解調功能等。      可重構DDS函數(shù)信號發(fā)生器基于EDA/SOPC設計技術及數(shù)控制振蕩器NCO/DDS、AM純數(shù)字發(fā)生器（注意，目前絕大多數(shù)DDS信號發(fā)生器的AM信號是靠模數(shù)結合，如使用模擬乘法器等方式生成的，因此在數(shù)字通信中沒有實用價值）、數(shù)字鎖相環(huán)等IP核，是EDA/SOPC技術高度發(fā)展的產物，它徹底解決了普通DDS信號發(fā)生器的傳統(tǒng)缺陷，而且整體功能和性能都有了質的飛躍。1、作為普通函數(shù)信號發(fā)生器，從技術的先進性、功能的完備性、使用的便利性及性能指標的優(yōu)越方面看，此系統(tǒng)無論作為普通信號發(fā)生器，還是高檔函數(shù)信號發(fā)生器，都可謂當之無愧。2、作為應用電路模塊的開發(fā)系統(tǒng)。由于該系統(tǒng)是基于EDA技術和大規(guī)模高速FPGA，具有良好的重構功能，以及端口完善的驅動與保護特性，開發(fā)者大量的硬件模型和實用系統(tǒng)（特別是通信領域中的各類功能模塊）可以借助該系統(tǒng)，以及QuartusII、硬件描述語言等迅速開發(fā)出來。3、作為大學生電子設計競賽的實驗系統(tǒng)和開發(fā)系統(tǒng)。由于該系統(tǒng)中的許多功能都曾出現(xiàn)在歷屆大學生電子設計競賽的賽題中，且該系統(tǒng)的性能指標都超越了相關賽題中發(fā)揮部分要求的技術指標，而實現(xiàn)方法又十分類似（技術類型和軟硬件方面），所以無論作為培訓工具還是實戰(zhàn)開發(fā)系統(tǒng)，都可以幫助競賽者高效對付許多類型的賽題。因此，該系統(tǒng)同樣可作為畢業(yè)設計、學位論文、課余科技活動高效有力的開發(fā)工具。4、作為自主創(chuàng)新型實驗開發(fā)系統(tǒng)。創(chuàng)新就是原創(chuàng)，就是獨創(chuàng)，在電子領域就是設計出全新而又性能優(yōu)良適用面寬闊的系統(tǒng)或功能模塊。創(chuàng)新是需要適當平臺（可行性環(huán)境）的，幾個74系列器件構成的平臺，顯然不如單片機系統(tǒng)，而單片機系統(tǒng)又不及嵌入式系統(tǒng)，但嵌入式系統(tǒng)在自主設計方面又不及SOPC/EDA技術。因為嵌入式系統(tǒng)中幾乎所有硬件模塊，從CPU到各種接口功能模塊都是現(xiàn)成的，開發(fā)者主要工作是在軟件方面，雖說可以在此平臺上有許多創(chuàng)新之作，但最重要的自主知識產權卻無法擁有，因為硬件的產權是屬于別人的。    顯然，創(chuàng)新不等于自主，只有創(chuàng)新而沒有自主，則很可能失去創(chuàng)新的價值和意義，從本質上看，便不能屬于真正的創(chuàng)新。而EDA/SOPC技術則解決了硬件設計、軟件設計和綜合設計的根本問題，從而也解決了創(chuàng)新和自主這一對矛盾，不言而喻，基于EDA技術的平臺將為設計者提供了最大可能的自主創(chuàng)新的平臺。功能模塊和信號通道：

• （1）A通道。這里DDS函數(shù)信號發(fā)生器模擬信號輸出通道的A通道（此信號發(fā)生器可以輸出雙通道模擬信號），如正弦波信號等，幅度最大+/-10V，可通過電位器調諧。

• （2）TTL信號輸出。此是DDS函數(shù)信號發(fā)生器的TTL信號輸出口。

• （3）B通道。這里DDS函數(shù)信號發(fā)生器模擬信號輸出通道的B通道之信號口。如果需要得到B通道的模擬信號輸出，必須將此B通道口線, , 與某一DAC的輸入接口，然后得到輸出信號。

• （4）信號測試輸入口。即“TTL輸入”口。可以通過DDS函數(shù)信號發(fā)生器測試此口輸入信號的頻率、脈寬、占空比等。數(shù)字調制信號和掃頻信號外部控制時鐘也可通過此口進入。

    ◇ 資料：詳盡的光盤資料，包括配套教學課件與實驗指導的課件，實驗示例等。（配套教材《現(xiàn)代計算機組成原理》）。

• 注1、特別要注意一般實驗系統(tǒng)中驗證性實驗及設計性實驗的比例，且設計性實驗的實現(xiàn)與現(xiàn)代電子技術的相關度。有的計算機組成實驗系統(tǒng)雖也含有FPGA，但其給出的實驗并不能將整個CPU、計算機模塊，或嵌入式系統(tǒng)等裝進單一FPGA中，無法形成SOC，故仍屬傳統(tǒng)驗證性組成原理實驗設備。

• 注2、現(xiàn)代計算機組成原理實驗室建立，康芯負責全部培訓：包括EDA基礎、VHDL、QuartusII應用，SOPC、計算機模塊/CPU設計，IP核應用等。
  

★ 五大類實驗項目


一、計算機組成原理與計算機體系結構類：

◇ 算術運算器、ROM、單雙口RAM、FIFO、FPGA外部RAM/Flash存儲器實驗；

◇ 微控制器時序電路、乘法累加器設計、程序計數(shù)器與地址寄存器；

◇ 微控制器設計、總線控制器、鎖相環(huán)應用、嵌入式邏輯分析儀應用等；

◇ 8位微程序控制的模型計算機的設計與實現(xiàn)。包括CPU設計，硬件指令設計，軟硬件聯(lián)合開發(fā)等；

◇ 基于FPGA的片上系統(tǒng)（SOC）的MCS-51單片機IP核實驗與設計

◇ 基于狀態(tài)機的完整16位CPU設計。包括CPU設計，硬件指令設計，軟硬件聯(lián)合開發(fā)，SOC實現(xiàn)等；

◇ 基于流水線構架的16位RISC CPU設計及計算機體系結構相關實驗；

◇ 基于FPGA的片上系統(tǒng)32位軟核嵌入式系統(tǒng)軟硬件設計；

◇ 計算機系統(tǒng)創(chuàng)新設計與實驗。

二、硬件描述語言HDL與EDA技術類實驗和設計。如移位相加硬件乘法器設計、用流水線技術設計高速數(shù)字相關器、線性反饋移位寄存器設計、VGA圖像顯示控制器設計、直接數(shù)字式頻率合成器設計等實驗。

三、基于單片F(xiàn)PGA的8086/8088 CPU核，8253/8254 IP核（定時器）；8250 IP核（UART串行通信）；8237 IP核（DMA控制器）；8259 IP核（可編程中斷控制器），鎖相環(huán)核等經典IBM計算機系統(tǒng)設計。由于8086/8088核的全兼容性，傳統(tǒng)微機原理及微機接口實驗中的C和8086匯編程序都能直接由該核運行，完成基于EDA技術的微機原理及微機接口方面的部分實驗。

四、全國大學生電子設計競賽培訓及開發(fā)。能承擔大學生電子設計競賽中許多設計題目的培訓任務，進一步強化計算機學生基于現(xiàn)代電子技術的硬件系統(tǒng)設計能力。               

五、基于MATLAB和DSP Builder的全硬件高速DSP系統(tǒng)實驗和設計（需要增配多通道超高速ADC/DAC適配板）。

★ 實驗調試途徑：

◇ 時序仿真和功能仿真：基于Quartus II，可完成軟硬件聯(lián)合調試的Timing /Functional Simulation，延時精度小于1ns。這是傳統(tǒng)實驗模式所無法比擬的。該仿真工具將使學生更加深入地理解計算機的工作時序。

◇ 嵌入式邏輯分析儀測試：基于Quartus II，可使用嵌入式邏輯分析儀SignalTapII對CPU內部的任何信號節(jié)點和總線數(shù)據(jù)進行實時測試和觀察(圖13-46)，號通過實驗系統(tǒng)配置的USB-Blaster送到PC機屏幕觀察。也可軟硬件同步觀察。

◇ 在系統(tǒng)RAM/ROM測試：基于QuartusII，使用In-System Memory Content Editor對FPGA中CPU的ROM/RAM下載程序代碼，并實時觀察CPU運行過程中數(shù)據(jù)RAM中的內容變化，并實時編輯。這是調試CPU工作軟件的一種有效方法。

◇ 利用實驗系統(tǒng)上的（黑白或彩色）液晶屏、數(shù)碼管、發(fā)光管和各類信號源等進行調試和觀察。